STMicroelectronics rejoint l’alliance technologique d’IBM et prépare le standard 32 nanomètres. Le pôle grenoblois échappe au déclin mais devra se réorienter.
La microélectronique européenne a trouvé son salut sur la côte est américaine. C’est à East Fishkill, dans les laboratoires IBM, que devraient naître les prochaines générations de puces électroniques européennes. Fin juillet, le fabricant de semi-conducteurs franco-italien STMicroelectronics a obtenu du géant américain de rejoindre l’alliance technologique qu’il anime avec d’autres industriels (1), dont le numéro deux européen, Infineon. Objectif ? Préparer les futures générations de circuits intégrés CMOS, en particulier la prochaine étape de la loi de Moore (« Les Echos » d’hier) : la finesse de gravure du silicium à 32 nanomètres (milliardième de mètre).
A Grenoble, où STMicroelectronics partage sa recherche et développement avec le Leti (CEA) et des laboratoires universitaires, l’accord est accueilli avec un mélange de soulagement et de méfiance. L’alliance industrielle Crolles-2 avec Freescale et NXP a permis en cinq ans de dégager plus de 3 milliards d’euros d’investissement pour développer le 65 et le 45 nanomètres. Ce contrat, qui s’achèvera fin décembre sur un constat de succès, ne sera pas reconduit par les deux partenaires de STMicroelectronics, partis convoler ailleurs. Il pesait donc un risque que l’aventure électronique de la vallée grenobloise s’arrête.
« Nous ne pouvions pas nous lancer seul dans le 32 nanomètres. Pour atteindre cette prochaine étape de la loi de Moore, il faut investir 500 millions de dollars par an. L’alliance Crolles-2 réunissait 230 millions de dollars par an grâce à la contribution à 62 % de NXP et Freescale. Sans eux, nous étions loin du compte. Avec IBM et ses partenaires, nous seront plus nombreux à investir », explique Laurent Bosson, vice-président exécutif technologie et fabrication « front-end » chez STMicroelectronics.
Nouveaux matériaux
L’industriel ne fait que céder à la mondialisation inéluctable de la recherche sur les puces. La génération 45 nm s’est construite à l’échelle régionale aux Etats-Unis, en Europe à Crolles, à Taiwan, au Japon ou en Corée. Les bureaux d’études estiment aujourd’hui que le passage au 32 nm exige des ruptures technologiques très risquées. A part Intel, qui dispose des capacités d’investissements suffisantes pour travailler seul, les industriels regroupent leur recherche en alliance.
« Une grande étape nous attend avec l’abandon de l’oxyde de silicium. Ce matériau est un excellent isolant de la grille de transistor, mais il perdra encore 30 % d’épaisseur pour la prochaine génération. A une dizaine d’angströms (10 diamètres d’atome), l’isolant connaît trop de fuites de courant », juge Joël Hartmann, directeur de la R&D de Crolles. Les chercheurs continuent d’étudier plusieurs matériaux alternatifs mais aucun ne se détache encore. Plusieurs industriels comme Intel vantent officiellement l’oxyde d’hafnium, d’autres le zirconium, mais les spécialistes savent qu’ils ne fonctionnent pas pour tous les types de transistors. Les laboratoires doivent aussi faire de gros efforts de recherche pour remplacer le silicium des grilles par des métaux. Après trente ans de pratique du silicium, que les ingénieurs connaissent parfaitement, le pas à franchir est risqué.
Simplifier la géométrie
Du côté de la lithographie, l’affaire s’annonce aussi corsée. Certains chercheurs estiment qu’il va falloir abandonner les machines optiques pour passer à la lithographie à rayons X. Joël Hartmann estime, lui, que cette nouvelle technologie est encore immature. « Nous allons peut-être devoir pousser encore une génération de plus la lithographie optique. Nous pensons à une solution de secours, la technique d’immersion (« Les Echos » d’hier), mais en remplaçant le ménisque d’eau par de l’huile. »
Les chercheurs misent également sur une simplification de la géométrie des circuits pour réduire les risques de malfaçons, croissants quand on flirte avec l’échelle moléculaire. Les concepteurs devront veiller à éviter les angles droits dans les grilles, l’excès de labyrinthes, et privilégieront l’orientation des grilles dans le même sens.
STMicroelectronics estime donc qu’un nombre élargi de partenaires aidera à relever tous ces défis. Des trois programmes de l’IBM Technology Alliance, STMicroelectronics participera aux deux premiers, celui sur le 32 nm, qui débutera en janvier 2008, et celui sur le 22 nm, dans deux ans. L’industriel européen négocie actuellement un troisième volet portant sur les technologies post-22 nm. Il s’agirait d’impliquer le Leti, le laboratoire grenoblois du CEA, dans les recherches très amont que mène IBM au centre d’Albany.
Cet accord garantirait le maintien du pôle grenoblois au plus haut niveau dans les technologies CMOS. Car, dans ce domaine, STMicroelectronics prévoit de transférer ses investissements chez IBM, où se rendront une cinquantaine de chercheurs. A Crolles, la R&D sera orientée vers les technologies d’options, c’est-à-dire les fonctions que l’on greffe sur les puces en plus des circuits logiques. Pour répondre aux besoins des fabricants de téléphones portables ou d’électronique embarquée, par exemple, les fondeurs cherchent à implanter à même le silicium des mémoires, des systèmes radio ou micromécaniques. Une vingtaine de chercheurs d’IBM rejoindra Crolles pour travailler sur ce thème, qui deviendra une spécialité du pôle. « Les laboratoires grenoblois devront s’adapter », prévient donc Laurent Bosson. « Nous continuerons de soutenir nos partenaires grenoblois, mais ils feront sûrement moins de recherches sur le CMOS lui-même et plus sur les fonctions annexes », précise Joël Hartmann.
A Grenoble, les réactions sont variées. Les directions du Leti et du Laboratoire des technologies de la microélectronique esquivent la question. A l’Institut de microélectronique, électromagnétisme et photonique, le directeur, Francis Balestra, préfère relativiser ces mutations : « Notre industrie est parcourue de cycles et notre laboratoire n’aura aucun souci à moyen terme. Nous travaillons de plus en plus au niveau européen. D’ailleurs, en juillet, lors de leur réunion annuelle, les acteurs européens de la recherche en nanoélectronique ont renouvelé leur volonté de conserver leurs compétences. »
Les Européens ont certainement mis des atouts de leur côté pour acquérir les technologies des deux prochaines étapes de la loi de Moore. Reste à savoir si le continent accueillera une production à ces standards-là. Le coût d’une usine 32 nm se montera à 3 milliards de dollars, selon les industriels. Chez STMicroelectronics, on ne cache pas que ce sera un défi de trouver du « business » pour ses usines européennes.
Circuit intégré ou puce : dispositif gravé dans le silicium qui comprend des millions de transistors reliés par des connecteurs.
Lithographie : technique d’impression des géométries de puces avant gravure. Un laser impressionne une résine déposée sur la galette de silicium.
Nanomètre : un milliardième de mètre.
Semi-conducteur : matériau comme le silicium capable d’être isolant ou conducteur de courant.
Technologie CMOS : conception de transistor la plus utilisée pour sa basse consommation.
Transistor : composant en semi-conducteur qui agit comme un interrupteur binaire pour effectuer des opérations logiques.
(1) AMD, Chartered, Infineon, Samsung, Sony, Toshiba et Freescale.
Source : article de MATTHIEU QUIRET paru le 04/09/07 sur le site lesechos.fr